为什么你的芯片需要OCC电路？聊聊AC Scan测试与Transition Fault Model的那些事儿

为什么现代芯片设计离不开OCC电路从DC Scan到AC Scan的技术演进十年前一位资深DFT工程师在调试某款130nm工艺芯片时发现一个诡异现象DC Scan测试全部通过的芯片在实际运行时频繁出现信号异常。经过三个月排查最终发现问题出在时序相关的制造缺陷上——这正是传统Stack-at故障模型无法覆盖的盲区。这个案例直接推动了AC Scan测试在该公司的强制应用也让我们意识到工艺节点越先进对OCC电路的需求就越迫切。1. 从DC Scan到AC Scan芯片测试的范式转移1995年之前芯片工作频率普遍低于100MHz制造缺陷主要表现为节点短路stuck-at-0或开路stuck-at-1。这种静态缺陷用DC Scan测试配合Stack-at故障模型就能有效捕捉——就像用万用表测量电路通断一样简单直接。测试时只需通过ATE自动测试设备提供10-30MHz的低频时钟在shift阶段加载测试向量在capture阶段捕获响应即可。但随着工艺进入130nm节点芯片工作频率突破GHz大关缺陷形态发生了本质变化缺陷类型DC Scan检测能力AC Scan检测能力金属线短路✔️✔️晶体管阈值漂移❌✔️信号传播延迟❌✔️时钟路径偏差❌✔️Transition Fault Model应运而生它专门针对信号跳变延迟slow-to-rise/slow-to-fall这类动态缺陷。要检测这类缺陷必须让芯片在实际工作频率下运行测试——这就是AC Scan的核心价值。但这里存在一个根本矛盾ATE设备最高只能提供200MHz左右时钟而现代芯片工作频率往往是这个值的5-10倍。// 典型Scan Cell结构示例 module scan_cell ( input data_in, input scan_in, input clk, input scan_en, output reg q ); always (posedge clk) begin q scan_en ? scan_in : data_in; end endmodule注意AC Scan测试中capture阶段的时钟频率必须与实际工作频率一致否则无法有效检测transition类缺陷2. OCC电路解决高频测试难题的钥匙OCCOn-Chip Clocking电路的本质是一个智能时钟路由器它完美解决了ATE时钟频率不足的困境。其工作原理可分为两个阶段Shift阶段选择ATE提供的低频时钟通常50-200MHz扫描链以串行方式加载/卸载测试向量此时功能逻辑处于静止状态Capture阶段切换至芯片内部PLL生成的高频时钟可达GHz级在launch周期触发信号跳变在capture周期捕获响应结果整个过程持续2-3个时钟周期现代OCC电路通常包含以下关键组件时钟选择器基于scan_en信号切换ATE/PLL时钟源时钟门控单元精确控制时钟脉冲数量去毛刺电路防止时钟切换时的信号抖动时钟监控模块确保频率/相位符合预期# 使用DFT Compiler插入OCC的典型流程 read_verilog design.v set_dft_signal -type ScanClock -port clk_ate -timing {45 55} set_dft_signal -type ScanEnable -port scan_en create_test_protocol insert_dft dft_drc3. Transition Fault Model的技术实现细节与传统Stack-at模型不同Transition Fault Model需要检测信号跳变是否在规定时间内完成。这通过特殊的launch-capture时序来实现Launch-on-Capture(LOC)第一个capture脉冲产生信号跳变第二个capture脉冲捕获响应两个脉冲间隔1个功能周期Launch-on-Shift(LOS)shift最后一个bit时产生跳变第一个capture脉冲捕获响应需要ATE支持高速时钟切换两种方法的检测效果对比指标LOC方案LOS方案测试覆盖率较高极高模式切换复杂度低高对ATE要求常规需高速切换功耗密度可控可能超标提示业界80%以上的设计采用LOC方案因其在覆盖率与实现复杂度间取得较好平衡4. 现代DFT工具链中的OCC实现主流EDA工具提供了完整的OCC解决方案。以Synopsys工具链为例DFT Compiler负责Scan chain stitchingOCC模块自动插入Clock gating检查时序违例修复TetraMAX则专注于生成transition pattern动态压缩测试向量故障覆盖率分析SDF反标验证一个典型的AC Scan测试开发周期包含设计RTL代码功能验证综合并插入scan chain运行ATPG生成pattern门级仿真验证pattern生成ATE测试程序硅后验证与调试随着工艺进入7nm以下节点一些新兴挑战正在推动OCC技术持续演进多时钟域交叉验证超低电压测试方案三维堆叠芯片测试机器学习辅助pattern生成在最近的一个5nm项目实践中我们通过定制OCC控制器成功将测试覆盖率提升了12%关键技巧包括动态时钟门控调节、自适应脉冲宽度控制以及基于AI的pattern优化算法。这些创新使得即使在最先进的工艺节点上AC Scan测试依然保持着90%以上的缺陷检出率。