1. 从“跑得动”到“能固化”嵌入式存储系统的核心价值上一章我们点亮了NIOS II软核让程序在FPGA的片内RAM里跑了起来那种“Hello World”打印出来的兴奋感估计很多朋友都体验过。但紧接着一个现实问题就摆在了面前关掉电源再打开FPGA又变成了一张白纸程序没了一切归零。这感觉就像辛辛苦苦搭了个乐高城堡一碰就散只能看不能留。问题出在哪就出在我们缺了一个能“记住”程序的部件——非易失性存储器也就是我们常说的ROM。在第一个工程里我们用的on-chip memory本质上就是一块高速的SRAM。它的优势是速度快和NIOS II内核同在一个FPGA芯片内部通信延迟极低性能没得说。但它的致命弱点就是“失忆”断电后数据全部丢失。这决定了它只能作为程序运行时的“工作台”存放运行代码和变量而不能作为程序的“仓库”存放需要固化的最终程序。一个真正能独立工作的嵌入式系统必须有一个可靠的“仓库”确保每次上电系统都能从同一个起点开始工作。所以这一章我们要解决的核心问题就是为我们的NIOS II系统搭建一个完整的存储体系。这个体系通常由两部分组成非易失性存储器如Flash作为“仓库”存放需要固化的应用程序易失性存储器如SDRAM作为“工作台”提供程序运行时所需的高速空间。理解了这一点我们就从“玩具级”的演示迈向了“产品级”设计的第一步。接下来我会带你一步步剖析存储系统的原理并在SOPC Builder中亲手搭建它。2. 嵌入式存储系统架构深度解析2.1 为何需要ROM与RAM的分工协作我们可以用电脑来做个类比方便理解。电脑的硬盘HDD或SSD就像ROM容量大、断电数据不丢失用来长期存放操作系统和所有软件。但CPU并不会直接去硬盘里取指令执行因为硬盘速度太慢。所以开机时系统会把需要运行的程序从硬盘加载到内存RAM里CPU再从内存中高速读取指令执行。内存的读写速度比硬盘快几个数量级但一断电里面的内容就清空了。这个“硬盘-内存”的架构在嵌入式系统里同样适用只是器件换成了Flash和SDRAM/SRAM。Flash (ROM角色)相当于嵌入式系统的“硬盘”。我们编译好的程序.elf文件最终需要烧录到Flash里。它的特点是非易失性、容量相对较大、成本较低但读写速度慢尤其是写操作擦除再编程非常耗时。SDRAM/SRAM (RAM角色)相当于嵌入式系统的“内存”。系统上电后一段称为“Bootloader”的固化小程序或硬件逻辑会自动将Flash中的主要程序代码搬运到SDRAM中。随后NIOS II CPU从SDRAM中取指执行所有变量也存放在SDRAM中。它的特点是易失性、速度快是程序运行的理想场所。那么第一个工程里只用片内RAMOn-Chip Memory行不行对于极简的、不需要断电保存的演示可以。但对于实际项目有三大硬伤成本高昂FPGA内部的存储单元Block RAM或Distributed RAM是宝贵的逻辑资源用它们来存大量程序代码极其浪费会大幅增加芯片成本。容量有限即便像Cyclone IV EP4CE10这样的入门芯片其Block RAM也就400多Kbit存个稍复杂的程序就捉襟见肘。无法固化根本问题断电即丢失。因此引入外部专用存储器Flash SDRAM是性价比最高、最实用的方案。FPGA片内RAM则应被用作更擅长的角色高速缓存Cache、数据缓冲FIFO或寄存器堆发挥其速度快、可灵活定制的优势。2.2 主流存储方案选型SDRAM EPCS/CFI Flash在Altera现Intel FPGA的NIOS II生态中最经典、最常用的存储搭配是SDRAM EPCS串行配置器件。有时也会用到并行Nor FlashCFI Flash。SDRAM (Synchronous Dynamic RAM)优点容量大通常32MB、64MB甚至更大、成本低、速度快与系统时钟同步。缺点接口时序复杂需要专用的SDRAM控制器来管理刷新、预充电、行列地址等操作。幸运的是SOPC Builder提供了现成的、经过验证的SDRAM控制器IP核我们只需配置参数即可。角色系统主运行内存。EPCS (Serial Configuration Device)本质它其实是一种串行Nor Flash但被Altera专门用来存储FPGA的配置比特流文件.sof。我们的用法利用其富余的存储空间。FPGA配置完成后EPCS器件并未被完全占用剩余空间可以通过Altera提供的“EPCS Serial Flash Controller”IP核来访问用于存储我们的NIOS II程序。优点一举两得既配置了FPGA又存储了程序节省了一个单独的Flash芯片降低了PCB面积和BOM成本。接口简单SPI占用FPGA I/O少。缺点读写速度慢串行接口容量有限常见4Mb, 16Mb, 64Mb。适合程序体积不大的应用。CFI Flash (Common Flash Interface)本质并行Nor Flash有独立的地址和数据总线。优点读取速度比EPCS快很多容量选择范围广。缺点需要占用大量FPGA I/O引脚需要额外的控制器IP并且需要单独烧录程序增加了生产环节的复杂度。角色当程序较大或对启动速度有要求时选用。对于大多数学习和中等规模的应用SDRAM EPCS的组合是首选。本章实战也将采用这个方案。2.3 系统启动流程Boot Flow揭秘理解了器件我们再来梳理一下系统从上电到程序运行的完整流程这对后续调试至关重要FPGA配置阶段开发板通电。FPGA本身是空白的其内部逻辑由EPCS器件中的**.sof**文件决定。配置电路通常由一个叫EPCS的芯片和FPGA上的专用引脚ASDO,DATA0,DCLK,nCSO等构成自动将.sof文件加载到FPGA中形成我们设计好的数字电路包括NIOS II CPU、SDRAM控制器、PLL等。NIOS II程序搬运阶段FPGA配置完成后NIOS II CPU开始从复位地址执行指令。这个复位地址指向一段Bootloader代码。这段代码可以硬件实现由SOPC Builder中的“Boot Copier”硬件模块自动完成。这是最常用的方式。它能在FPGA配置完成后自动将存储在EPCS指定偏移地址处的程序代码.elf拷贝到SDRAM的基地址处。软件实现一个极简的软件Bootloader其本身被放在FPGA片内ROM或EPCS开头负责后续的拷贝工作。程序执行阶段代码搬运完成后NIOS II CPU跳转到SDRAM的基地址开始执行主程序。从此系统进入高速运行状态。整个流程的核心在于“搬运”。我们烧录到板子里的最终文件.jic包含了FPGA配置信息.sof和NIOS II程序.elf它们被“打包”并写入EPCS的不同区域。上电后硬件或软件Bootloader负责解开这个包裹把程序放到正确的位置。注意在SOPC Builder中配置系统时我们必须正确设置“Reset Address”和“Exception Address”。通常“Reset Address”指向Bootloader或SDRAM的起始地址如果使用硬件Boot Copier“Exception Address”指向SDRAM中用于处理中断的特定区域。设置错误会导致程序无法启动。3. 第二个系统SOPC Builder中的存储控制器搭建实战理论铺垫完毕现在打开Quartus II和SOPC Builder我们开始动手搭建一个完整的、带存储系统的NIOS II系统。3.1 系统框架设计与组件清单在开始添加IP之前我们先规划一下系统需要哪些组件NIOS II ProcessorCPU核心选择经济型Nios II/e或标准型Nios II/s即可性能型Nios II/f通常需要搭配缓存。JTAG UART调试和打印终端必不可少。System ID Peripheral系统ID外设用于Quartus和Nios II EDS校验软件与硬件的一致性防止版本错乱。SDRAM Controller本章主角之一连接外部SDRAM芯片。EPCS Serial Flash Controller本章另一主角用于访问EPCS器件中的程序存储区。On-Chip Memory (RAM)仍然需要一小块例如4KB用于存放Bootloader代码或中断向量表等关键数据。因为SDRAM控制器初始化需要时间系统最开始的几条指令必须在初始化好的内存中执行。PLL (Phase-Locked Loop)锁相环用于生成SDRAM控制器所需的不同频率时钟如100MHz并调整时钟相位以满足SDRAM芯片的建立保持时间要求。Avalon-MM Tri-State Bridge三态桥如果需要连接类似CFI Flash这类有双向数据总线的器件时会用到。本章EPCS是SPI接口不需要此桥。3.2 SDRAM控制器组件添加与关键配置在SOPC Builder的组件列表中找到“Memories and Memory Controllers” - “SDRAM” - “SDRAM Controller”双击添加。配置界面参数较多需要根据你开发板上的SDRAM芯片型号手册来填写。这是最容易出错的地方。我们以一颗常见的“W9825G6KH-6”32MB 4 Banks 12行 9列为例Presets选择“Custom”。Data Width16位根据芯片型号定。Architecture1个芯片1 Chip Select。Banks4。Row Address Size12。Column Address Size9。CAS Latency通常为2或3个时钟周期查芯片手册“-6”通常对应CL3。这里填3。Initialization Refresh Cycles保持默认例如2个。Issue one refresh command every刷新周期。计算方法是Refresh Period (ns) / Clock Period (ns)。对于W9825G6KH-6典型刷新周期是64ms每个Bank有4096行所以每行刷新间隔是64ms / 4096 15.625us。如果我们的SDRAM时钟是100MHz周期10ns那么这个值就是15.625us / 10ns 1562.5取整填1563。这一步配置错误会导致系统运行一段时间后随机崩溃。TimingtRCD(RAS to CAS Delay)芯片手册查表对于100MHz时钟可能是20ns即2个时钟周期20ns/10ns2。tRP(Precharge Period)同样可能是20ns填2。tRAS(Active to Precharge)典型值45ns或55ns对于100MHz可能需要5或6个周期。tWR(Write Recovery)通常1个周期加上tRP可能需要3个周期。tMRD(Mode Register Set Cycle)固定值通常2。实操心得SDRAM配置是硬件软件联调的第一道坎。务必、务必、务必找到开发板原理图和SDRAM芯片的数据手册Datasheet来确认每一个参数。很多开发板提供的例程中SDRAM控制器的配置是已经调好的可以直接参考。如果参数配置不当系统可能根本无法启动或运行极不稳定。3.3 EPCS控制器组件添加与配置在组件列表中找到“Memories and Memory Controllers” - “Flash” - “EPCS Serial Flash Controller”双击添加。它的配置相对简单保持默认的“EPCS/EPCQx1 Serial Flash Controller”即可。注意它的接口是“Avalon Memory Mapped Slave”它会映射到NIOS II的地址空间CPU可以通过读写特定地址来访问EPCS。添加后我们需要在“System Contents”标签页中右键点击这个epcs_flash_controller组件选择“Rename”将其改名为epcs_flash_controller这样在后续软件编程时更清晰。3.4 PLL组件添加与配置时钟与相位的艺术SDRAM对时钟和时序要求苛刻FPGA内部产生的时钟直接驱动SDRAM芯片可能无法满足其数据建立Setup和保持Hold时间。我们需要一个PLL来完成两件事频率合成将板载的50MHz晶振时钟倍频到SDRAM控制器工作的100MHz或其他所需频率。相位调整对输出给SDRAM芯片的时钟sdram_clk进行相位偏移例如-60度让FPGA内部的SDRAM控制器在采样SDRAM数据时正好对准数据稳定的窗口中心提高时序裕量。在SOPC Builder中PLL位于“Bridge and Adapters”下名为“ALTPLL”。添加后会弹出Quartus II的PLL配置工具MegaWizard。输入时钟inclk0设为你的板载时钟如50MHz。创建一个输出时钟c0设为100MHz。关键步骤在“Phase Shift”选项中为c0设置一个负的相位偏移比如-60度具体值需要通过时序分析和板级调试确定-60是一个常用起始值。这个c0时钟将连接给SDRAM控制器和作为SDRAM芯片的驱动时钟。还可以创建另一个同频100MHz但相位为0度的时钟c1供NIOS II内核和其他逻辑使用。配置好后在SOPC Builder中需要将PLL的c0输出连接到SDRAM控制器的clk输入并将c0输出也引到顶层模块作为输出端口sdram_clk连接到FPGA引脚最终驱动SDRAM芯片的CLK引脚。3.5 系统集成、地址分配与生成将所有组件NIOS II, JTAG UART, System ID, On-Chip RAM, SDRAM Controller, EPCS Controller, PLL拖入系统并用Avalon总线连接起来。接下来是关键的系统地址分配双击NIOS II处理器进入配置。Reset Vector这是CPU上电后执行的第一条指令地址。我们必须把它设置到epcs_flash_controller的地址空间内。因为Bootloader代码负责搬运程序到SDRAM就存放在EPCS里。例如设置为epcs_flash_controller.s1偏移量Offset为0x0。Exception Vector这是异常和中断处理程序的入口地址。我们必须把它设置到onchip_memory或sdram的地址空间内。因为异常处理需要快速响应且此时SDRAM应该已经初始化好了。通常设为sdram.s1的某个偏移如0x20。在SOPC Builder主界面点击菜单System-Auto-Assign Base Addresses和Auto-Assign IRQs让工具自动分配基地址和中断号。检查onchip_memory的容量设为4KB或8KB足矣。最后点击Generate生成系统。这个过程会编译所有的IP核并生成一个代表整个系统的HDL文件.qsys或.sopc文件和相应的软件头文件system.h。4. 顶层模块设计与引脚分配连接物理世界在Quartus II中创建一个新的顶层Verilog/VHDL文件或修改已有的实例化刚才生成的系统模块例如my_nios_system。module top_nios ( input wire clk_50m, // 板载50MHz时钟 input wire rst_n, // 板载复位按键低有效 // SDRAM接口 output wire sdram_clk, output wire sdram_cke, output wire sdram_cs_n, output wire sdram_ras_n, output wire sdram_cas_n, output wire sdram_we_n, output wire [1:0] sdram_ba, output wire [11:0] sdram_addr, inout wire [15:0] sdram_data, output wire [1:0] sdram_dqm, // EPCS接口 (通常连接到FPGA的专用配置引脚名称固定) output wire epcs_dclk, output wire epcs_sce, output wire epcs_sdo, input wire epcs_data0 ); // 系统复位信号生成对异步复位进行同步处理避免亚稳态 reg [2:0] rst_sync; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) rst_sync 3b000; else rst_sync {rst_sync[1:0], 1b1}; end wire sys_rst_n rst_sync[2]; // 高电平有效的系统复位 // 实例化PLL如果PLL是在SOPC Builder内生成的它可能已被集成在系统内 // 这里假设PLL是独立模块 wire clk_100m; wire clk_100m_shifted; pll_module u_pll ( .inclk0(clk_50m), .c0(clk_100m), // 100MHz, 0度相位 .c1(clk_100m_shifted) // 100MHz, -60度相位用于sdram_clk ); // 实例化NIOS II系统 my_nios_system u0 ( .clk_clk(clk_100m), // 系统主时钟 .reset_reset_n(sys_rst_n), // 系统复位 // 连接SDRAM控制器外部接口 .sdram_clk_clk(clk_100m_shifted), // 特别注意PLL移相时钟给SDRAM控制器 .sdram_addr(sdram_addr), .sdram_ba(sdram_ba), .sdram_cas_n(sdram_cas_n), .sdram_cke(sdram_cke), .sdram_cs_n(sdram_cs_n), .sdram_dq(sdram_data), .sdram_dqm(sdram_dqm), .sdram_ras_n(sdram_ras_n), .sdram_we_n(sdram_we_n), // 连接EPCS控制器外部接口通常信号名固定 .epcs_dclk(epcs_dclk), .epcs_sce(epcs_sce), .epcs_sdo(epcs_sdo), .epcs_data0(epcs_data0) ); // 将SDRAM控制器的clk输出连接到驱动SDRAM芯片的时钟引脚 assign sdram_clk clk_100m_shifted; endmodule注意以上代码是示意性的。实际生成的系统模块端口名需要根据你在SOPC Builder中的命名来调整。PLL也可能被集成在my_nios_system内部。接下来进行引脚分配。这是硬件设计的关键一步错误会导致通信失败。在Quartus II的Pin Planner工具中根据你的开发板原理图将顶层模块的端口分配到具体的FPGA引脚上。特别关注sdram_clk必须分配到FPGA的专用时钟输出引脚如CLKOUTn这类引脚驱动能力、抖动性能更好。epcs_*系列引脚通常有固定的、与配置电路连接的引脚不能随意分配。参考开发板手册或原理图。SDRAM的其他控制、地址、数据线分配到普通I/O引脚即可但要注意同一组总线尽量分配到同一Bank并参考FPGA手册的I/O标准如设置为3.3V LVTTL。为SDRAM接口引脚设置正确的I/O Standard和Current Strength。SDRAM通常使用3.3V LVTTL驱动电流可以设为8mA或12mA。完成引脚分配后进行全编译Compilation生成最终的FPGA配置文件.sof。5. 软件工程调试、下载与固化全流程5.1 在Nios II EDS中创建BSP与应用程序打开Nios II Software Build Tools for Eclipse (SBT)。File-New-Nios II Application and BSP from Template。选择刚才Quartus工程目录下的.sopcinfo文件SOPC Builder系统信息文件。选择软件模板例如Hello World。关键步骤在BSP Editor中配置软件环境。进入BSP Editor找到Linker Script部分。我们需要指定程序不同段Section的存放位置。.text(代码段)、.rodata(只读数据段)这些需要断电保存应链接到epcs_flash_controller的地址空间。但注意它们的运行地址Runtime Address应该在SDRAM中。这需要通过Bootloader来搬运。幸运的是Altera的BSP默认设置已经帮我们处理好了。检查Linker Section映射确保.text等的Linker region是epcs_flash_controller但Memory region可能指向sdram。这表示“代码存储在Flash但运行时在SDRAM中”。.rwdata(读写数据段)、.bss(未初始化数据段)、.heap、.stack这些必须链接到sdram的地址空间。在Main标签页确保hal.linker.enable_alt_load和hal.linker.enable_alt_load_copy_exceptions等与Bootloader相关的选项是开启的。生成BSP库。5.2 编译、下载与在线调试编译应用程序生成.elf文件。在Quartus II中通过USB-Blaster等下载器将.sof文件下载到FPGA中。此时FPGA具备了包含SDRAM控制器的硬件系统但NIOS II的程序还没固化。在Nios II SBT中右键点击工程Run As-Nios II Hardware。这个操作会通过JTAG接口将.elf文件直接下载到SDRAM中并运行。此时程序是易失的但可以用于功能调试和验证。你可以在Console窗口看到Hello World输出。5.3 程序固化到EPCS在线调试无误后我们需要将程序永久烧录到EPCS中实现脱机运行。生成.jic文件这是将FPGA配置数据.sof和NIOS II程序数据.elf合并的文件。在Quartus II中打开File-Convert Programming Files。Programming file type选择JTAG Indirect Configuration File (.jic)。Configuration device选择你板载的EPCS芯片型号如EPCS16。在Input files to convert部分点击Add SOF Data添加你的.sof文件。关键步骤在SOF Data的属性中点击Add ELF Data将你的NIOS II应用程序的.elf文件添加进去。并需要正确设置.elf文件在EPCS中的偏移地址Start address。这个地址必须避开FPGA配置数据占用的区域。通常FPGA配置数据从0x0开始大小在.sof文件转换时会给出。程序偏移地址可以设为0x1000001MB之后具体需要查阅文档或计算。一个简单的方法是使用BSP设置中epcs_flash_controller的基地址偏移。点击Generate生成.jic文件。烧录.jic文件将开发板断电。在Quartus Programmer中添加.jic文件。确保编程器硬件选择正确勾选Program/Configure。点击Start。这个过程会将.jic文件通过JTAG口写入EPCS芯片。验证烧录完成后关闭Quartus Programmer和Nios II SBT然后给开发板断电再上电。此时FPGA会自动从EPCS加载配置NIOS II系统启动后Bootloader会自动将程序从EPCS拷贝到SDRAM并运行。你应该能看到程序如LED闪烁、串口打印自动运行无需电脑连接。6. 常见问题与排查技巧实录搭建存储系统的过程坑点不少这里汇总一些典型问题问题现象可能原因排查思路与解决方案系统编译后下载.sof成功但Nios II程序无法通过JTAG下载报错Unable to read CPU ID1. NIOS II CPU的JTAG调试模块未添加或未连接。2. 系统时钟或复位不正确CPU未正常工作。3. .sof文件与当前SOPC系统不匹配。1. 检查SOPC系统中NIOS II处理器是否勾选了Include JTAG Debug Module并确保其等级至少为Level 1。2. 检查顶层模块的时钟和复位信号是否正确连接到系统。用SignalTap II逻辑分析仪抓取CPU的clk和reset_n信号。3. 重新全编译Quartus工程并确保Nios II SBT中工程关联的.sopcinfo文件是最新生成的。JTAG可以下载并运行程序但断电重启后程序不运行1. .jic文件生成错误ELF数据未包含或偏移地址不对。2. Reset Vector地址设置错误未指向EPCS控制器。3. Bootloader未正常工作。1. 检查.jic文件生成步骤确认添加了正确的.elf文件并核对EPCS芯片容量和偏移地址是否合理可用objdump命令查看.elf文件大小。2. 在SOPC Builder和BSP Editor中双重检查Reset Vector地址映射。3. 在BSP Editor中确认hal.linker.enable_alt_load等Bootloader相关选项已开启。可以尝试在main()函数最开始加一个LED闪烁代码观察上电瞬间是否有动作判断Bootloader是否执行。程序运行不稳定随机死机或数据错误1. SDRAM控制器时序参数配置错误如刷新周期、CAS延迟。2. SDRAM时钟相位未调整时序裕量不足。3. PCB布线质量差信号完整性有问题。4. 电源噪声大。1. 再次严格核对SDRAM芯片手册与控制器配置参数尤其是刷新相关参数。2. 尝试调整PLL输出给sdram_clk的相位偏移如-45度, -75度找到稳定窗口。这是一个重要的调试手段。3. 检查PCB上SDRAM时钟线是否等长数据线是否有匹配电阻。对于成熟开发板此问题较少。4. 测量SDRAM供电电压是否稳定可在电源引脚附近加滤波电容。通过JTAG下载程序到SDRAM运行正常但固化后启动串口无输出或输出乱码1. 程序在SDRAM中的运行地址与链接脚本中设置的不一致。2. 初始化.data段已初始化全局变量的代码在搬运过程中出错。3. 系统时钟在固化启动和JTAG调试时不一致例如PLL未锁定。1. 检查BSP的链接脚本.ld文件确保程序各段尤其是.data的加载地址在EPCS和运行地址在SDRAM映射正确。2. 在main()函数开头直接对几个全局变量进行读写测试判断数据段是否初始化成功。3. 在硬件设计中确保PLL的locked信号作为系统的复位释放条件之一保证时钟稳定后才让NIOS II开始运行。独家避坑技巧分步验证法不要试图一步到位。先搭建一个最小系统NIOS II JTAG UART On-Chip RAM验证软件流程。然后单独验证SDRAM控制器写一个简单的SDRAM读写测试程序通过JTAG下载运行循环读写SDRAM的每一个Bank和地址对比数据是否正确。最后再集成EPCS和固化流程。利用System ConsoleNios II SBT中的System Console工具非常强大。你可以在Quartus编程后通过它直接读写Avalon总线上的任意外设寄存器包括SDRAM控制器。你可以用它来手动初始化SDRAM并读写特定地址从而在完全不用软件的情况下验证硬件连接和控制器配置是否正确。仔细阅读警告信息SOPC Builder生成系统和Quartus编译时会给出很多警告。不要忽略它们特别是关于时钟域交叉、地址重叠、中断未连接的警告必须逐一排查解决。存储系统是嵌入式产品的基石这一步走稳了后续的外设驱动、应用开发才能顺利进行。虽然配置过程略显繁琐但一旦打通你对系统启动流程、软硬件协同的理解会上一个大台阶。