1. 工艺节点数字的迷雾从物理尺寸到营销标签每次看到手机发布会或者芯片新闻里台积电3nm、三星2nm这些数字满天飞你是不是也和我一样心里犯嘀咕这“3纳米”到底指的是芯片里哪个零件的尺寸是不是晶体管里最细的那根“线”就只有3纳米宽更常见的一个误解是很多人会下意识地认为14nm工艺的晶体管尺寸就是7nm的两倍面积就是四倍。今天我们就来彻底扒一扒这个“工艺节点数字”的老底看看它到底是怎么从一项严谨的物理指标一步步演变成今天这个充满营销色彩的“代号”的。我最早开始关注这个问题是几年前写一篇关于7nm工艺技术的文章时。当时我就发现无论是台积电还是三星在他们的7nm工艺技术文档里你几乎找不到任何一个晶体管的关键物理参数——比如栅极长度、鳍片宽度、栅极间距——是精确等于7纳米的。这可就奇怪了名字叫“7nm”实物却没有7nm的部分那这名字还有什么意义它除了在市场上用来标识一个技术代次方便消费者和厂商比较“谁更先进”之外其物理层面的指代意义已经非常模糊了。为了搞清楚这个演变过程我查了不少资料后来看到Linus Tech Tips的一期视频讲得特别透彻那期视频还得到了英特尔两位工程师的技术协助。今天我就结合自己的理解把这个脉络给大家理清楚。简单来说工艺节点数字比如90nm、65nm、7nm、5nm已经从一个描述晶体管单一关键尺寸的“尺子”变成了一个综合反映晶体管密度、性能和功耗改善程度的“代号”或“商标”。不同厂商对这个代号的“注水”程度还不一样所以直接拿英特尔的7nm和台积电的7nm比大小就像拿橘子和苹果比谁更圆完全没有可比性。理解了这一点你就能看透很多芯片宣传背后的门道不会再被单纯的数字游戏牵着鼻子走。2. 历史的回望当数字还代表真实尺寸的时代要理解现状我们得先回到过去看看这个数字最初是干嘛用的。2.1 微米时代的“实诚”命名在1997年以前半导体工艺还处于微米μm时代比如0.5μm、0.35μm工艺。那个时候的工艺命名可以说是相当“实诚”。这个数字指的就是晶体管中一个最核心、最基础的部件——栅极Gate的物理长度。你可以把早期的平面晶体管想象成一个水坝栅极就是水坝的闸门控制着电子水流能否从源极Source流到漏极Drain。闸门本身的长度Lg直接决定了晶体管开关的速度和功耗是当时衡量工艺先进性的黄金标准。注意栅极Gate在大陆和台湾的译法不同大陆叫“栅”台湾叫“闸”。从功能比喻上来看“闸”这个译法确实更形象就是控制电流通断的阀门。不过行业内普遍沿用“栅极”的叫法我们理解其作用即可。那时候行业遵循着一个非常清晰且优雅的“摩尔定律”缩放节奏每一代新工艺其命名数字大约是上一代的0.7倍。比如从0.5μm发展到0.35μm0.5 * 0.7 ≈ 0.35。为什么是0.7倍因为按照理想缩放理论晶体管面积长*宽会缩小到上一代的约一半0.7 * 0.7 ≈ 0.5。面积减半意味着在同样大小的芯片上能塞进两倍的晶体管同时由于尺寸缩小晶体管的开关速度会提升功耗会降低。这就是当年摩尔定律所描述的“每代晶体管数量翻倍性能提升”的美好图景而工艺节点数字就是这幅图景最直观的刻度尺。2.2 转折点栅极长度“脱缰”与命名的失准然而这种清晰的对应关系在1997年前后开始被打破。随着技术发展工程师们发现晶体管的栅极长度可以比其它部分比如栅极的宽度、源漏区的尺寸、金属连线的间距等缩得更快。为了追求更高的性能更短的栅极意味着更快的开关速度厂商们开始激进地缩小栅极长度。这就导致了一个问题工艺节点数字比如新出的250nm工艺不再等于栅极的实际长度了。以英特尔奔腾3处理器使用的250nm工艺为例它的命名数字“250nm”大约是上一代350nm工艺的0.7倍遵循了传统的命名节奏用以表征这一代工艺在性能和密度上相比上一代有代际提升。但实际上这一代工艺中晶体管的栅极物理长度已经做到了190nm左右而不是250nm。从这时起工艺节点数字开始与晶体管上任何一个单一的物理尺寸“脱钩”。它不再特指栅长而是逐渐演变为一个代表该工艺技术“代次”的综合指标。这个数字背后隐含的是晶体管密度、性能、功耗这一整套技术包的提升水平。你可以把它理解为汽车的“2024款”它代表了一系列技术更新但不再特指发动机排量是2.0升还是2.5升。3. 三维时代的复杂化FinFET带来的新挑战如果说平面晶体管时代命名只是开始“模糊”那么到了3D晶体管时代这种模糊就直接变成了“玄学”。3.1 FinFET结构一个数字难以概括的立体世界2012年左右随着半导体工艺进入22nm以下传统的平面晶体管结构因为漏电流等问题难以为继业界全面转向了FinFET鳍式场效应晶体管结构。FinFET可以想象成把原来平躺的“水坝闸门”竖了起来变成了一片片从硅基底上“站立”起来的薄鳍Fin栅极则像一座桥一样包裹住鳍的三面。这种三维结构立刻让“用一个数字描述工艺”这件事变得极其困难。一个FinFET晶体管的关键尺寸包括鳍宽度Fin Width那片竖起来的“鳍”有多薄。鳍高度Fin Height那片“鳍”有多高。栅极长度Gate Length包裹鳍的“桥”的长度。栅极间距Gate Pitch相邻两个栅极中心之间的距离。鳍间距Fin Pitch相邻两片鳍中心之间的距离。这些参数共同决定了晶体管的密度和性能但它们的数值各不相同且缩放比例也不一致。那么工艺节点数字该代表哪一个呢业界此时已经陷入了路径依赖仍然勉强维持着“新一代数字是上一代0.7倍”的命名传统于是就有了14nm、10nm、7nm这些我们耳熟能详的名字。但到了这个阶段这些数字与晶体管任何实际物理尺寸的相关性已经微乎其微彻底变成了一个“营销节点”。3.2 窥探真实尺寸以英特尔10nm为例那么在7nm、5nm的芯片里真实的尺寸到底是多少呢我们以英特尔在其10nm工艺现更名为Intel 7上公布的一些数据为例可以一窥究竟参数名称物理尺寸纳米说明鳍宽度 (Fin Width)约 7nm这是整个晶体管结构中最接近“10nm”这个命名数字的尺寸。栅极长度 (Gate Length)约 18nm远大于10nm。栅极间距 (Gate Pitch)约 36nm相邻栅极中心距是密度的关键指标之一。鳍间距 (Fin Pitch)约 34nm相邻鳍片中心距同样极大影响密度。最小金属间距 (Min Metal Pitch)约 36nm连接晶体管的金属导线的最小间距。从这个表可以清晰地看到在号称“10nm”的工艺里只有最细的鳍宽度7nm勉强和10这个数字沾点边其他所有关键尺寸都远大于10nm。栅极间距和鳍间距都在34-36nm左右这意味着即便在最紧凑的排列下一个晶体管单元Cell在某个方向上的尺寸也至少是30多纳米。所以所谓的“10nm工艺”绝不意味着芯片上的线条细到只有10纳米宽。实操心得看工艺先进性千万别只看节点数字。一定要去查或者关注厂商公布的晶体管密度单位百万晶体管/平方毫米MTr/mm²。这个指标综合了栅极间距、鳍间距等因素是衡量工艺“挤牙膏”能力更真实的尺子。例如英特尔的某个10nm工艺密度可能远高于友商的某个7nm工艺。4. 厂商的文字游戏各唱各的调各吹各的号既然节点数字已经“名不副实”那么怎么命名就给了芯片制造商巨大的“操作空间”。这直接导致了今天市场上节点数字对比的一片混乱。4.1 不同的命名哲学主要玩家在命名策略上大致分成了两派英特尔Intel的“相对保守”派英特尔在很长一段时间里试图让节点数字与其标准单元Std Cell的高度或密度保持一个相对可追溯的关系。标准单元是构成芯片逻辑门如与非门、或非门的基本布局单元。英特尔希望它的10nm、7nm数字能大致反映这个基本布局单元的缩放程度。因此英特尔的工艺节点数字在历史上“注水”较少推进也相对较慢但每一代带来的密度和性能提升比较扎实。台积电TSMC和三星Samsung的“激进迭代”派这两家Foundry晶圆代工厂为了在市场竞争中占据宣传优势更早地采用了更小的节点数字。他们的命名与晶体管某一特定尺寸的关联更弱更多地是一种技术代次的标识和市场定位。这导致他们的节点数字进步看起来更快。4.2 “等效工艺”与不可直接比较的数字正是由于上述差异直接比较不同厂商的节点数字是毫无意义的。业内通常用“等效工艺”来建立大致的对应关系。一个经典的认知是英特尔的10nm工艺在晶体管密度和性能上大致与台积电的7nm工艺属于同一竞争梯队。这也是为什么当英特尔在10nm工艺上遇到延期时会在市场上显得非常被动因为对手的“7nm”听起来先进得多。另一个例子是三星规划中的4nm工艺特别是其早期版本其实际的晶体管密度可能还比不上英特尔更晚推出的7nm工艺Intel 4。所以当你下次听到“某某手机芯片采用了最新的3nm工艺”时心里要明白这个“3nm”主要是台积电或三星对其某一代技术的商业命名它确实代表了比上一代比如5nm更先进的技术但绝不意味着芯片里布满了3纳米宽的线条。它的真实尺度可能更接近上面表格中那些几十纳米的参数。注意事项对于芯片设计公司如苹果、高通、AMD和终端消费者需要关注的是基于该工艺生产的芯片的实际性能、功耗和面积PPA。节点数字是供应商台积电/三星的营销语言而PPA才是最终的产品力。一款采用“落后”节点但设计优秀的芯片完全可能打败一款采用“先进”节点但设计平庸的芯片。5. 超越数字什么才是衡量工艺先进性的关键既然节点数字已经“失真”作为工程师或爱好者我们应该关注哪些真正有意义的指标呢5.1 晶体管密度最硬核的指标这是衡量工艺缩微能力的第一核心指标通常表示为每平方毫米集成的晶体管数量MTr/mm²。高密度意味着在同样大小的芯片里能塞进更多晶体管从而实现更复杂的功能或更多的核心。计算密度需要综合考虑逻辑单元、SRAM存储单元等不同电路的密度。在对比不同工艺时寻找第三方分析机构如TechInsights通过显微照片反推的密度数据会比厂商自称的数字更可靠。5.2 性能与功耗的改善用户的真实体验工艺进步最终要服务于芯片。因此在相同功耗下的性能提升Performance或者在相同性能下的功耗降低Power是更直接的受益点。这不仅仅依赖于尺寸缩小更依赖于新材料例如从传统的二氧化硅栅氧层切换到High-K介质材料如铪基材料能大幅减少栅极漏电。新结构从平面晶体管到FinFET再到未来的GAA环绕栅极晶体管每一次结构革新都是为了在纳米尺度下更好地控制电流。工艺集成优化如更先进的互连技术铜互连、钴互连、应变硅技术等。这些技术进步在节点数字上是看不出来的但它们对芯片的最终表现至关重要。5.3 其他重要参数SRAM单元面积缓存Cache在现代处理器中面积占比很大SRAM单元能缩多小直接影响芯片的成本和容量。模拟/RF性能对于集成射频、模拟电路的芯片如手机SoC工艺对模拟器件性能的影响同样关键。制造良率与成本再先进的工艺如果良率上不去、成本降不下来也无法商用。这属于制造经济学的范畴。6. 常见误解与问题澄清围绕工艺节点存在大量以讹传讹的说法这里集中澄清一下。6.1 “14nm是7nm的两倍所以面积是四倍”——大错特错这是最典型、最错误的认知。正如前文所述节点数字早已不是线性尺寸。你不能用14除以7得到2就认为14nm工艺的特征尺寸是7nm的两倍。实际上从英特尔的数据看其14nm工艺的栅极间距大约是42nm而10nm工艺的栅极间距是36nm。从14nm到10nm栅极间距只缩小了约14%远非50%。晶体管面积的缩小是栅极间距、鳍间距等多个参数共同缩小的结果其比例关系非常复杂绝不是一个简单平方关系能概括的。正确的比较方式是看晶体管密度。例如英特尔14nm工艺的密度大约是每平方毫米4000万晶体管40 MTr/mm²而其10nm工艺密度则提升到了每平方毫米1亿晶体管100 MTr/mm²左右。密度提升约2.5倍这远比“面积缩小4倍”要复杂和真实。6.2 “数字越小性能一定越强”——不一定工艺节点进步通常会带来性能提升或功耗下降但这不是绝对的。设计是关键一个糟糕的微架构设计即使用上最先进的工艺也可能表现平平。历史上不乏采用更先进工艺但性能反而不如上代产品的例子通常是由于初代设计不成熟或频率上不去。功耗墙限制先进工艺虽然能降低单位功能的功耗但芯片设计者往往会利用省下来的功耗预算去塞进更多晶体管或运行在更高频率最终总功耗可能不变甚至更高。性能的提升还受到内存带宽、散热等系统级瓶颈的限制。“甜蜜点”电压每个工艺都有一个电压-频率-功耗的最佳平衡点。盲目追求高频可能意味着要大幅提高电压导致功耗爆炸式增长能效比反而下降。6.3 如何获取真实的工艺信息对于非业内人士甄别信息有些难度但可以遵循以下原则看权威拆解与分析关注像AnandTech、TechInsights、WikiChips这样的专业机构它们会对芯片进行物理拆解和显微分析提供栅极间距、鳍间距等真实尺寸和密度数据。关注官方技术文档在IEDM国际电子器件会议、VLSI Symposium等顶级学术会议上芯片制造商会发布技术论文其中包含大量详细的工艺参数。对比实际产品PPA最终还是看采用不同工艺的同类型产品比如同一代架构的CPU或GPU在同等测试条件下的性能、功耗和芯片面积。7. 未来的趋势节点数字将何去何从面对节点数字的“通货膨胀”和混乱行业也在寻求改变。英特尔的新命名法英特尔已经宣布从原来的10nm Enhanced SuperFin原10nm开始启用新的命名体系如“Intel 7”、“Intel 4”、“Intel 3”、“Intel 20A”。其中“Intel 7”大致对应原10nm的性能密度水平。英特尔声称新命名旨在与行业友商的节点性能对标让数字重新变得“有意义”。这可以看作是对当前乱象的一种修正尝试。转向更具体的指标或许未来在专业领域晶体管密度MTr/mm²和每瓦性能Performance-per-Watt这类具体指标会逐渐取代模糊的节点数字成为衡量工艺先进性的更通用语言。超越硅基当硅基CMOS工艺逼近物理极限约1nm后纳米片Nanosheet、叉片Forksheet、互补式FETCFET等新结构以及二维材料、碳纳米管等新材料将成为主角。到那时现有的节点命名体系很可能被完全颠覆我们需要一套新的评价维度。回过头来看工艺节点数字的演变就像一把刻度不断变化的尺子。最初它精确测量栅极的长度后来变成衡量一代技术综合进步的标尺最后在激烈的市场竞争中某种程度上变成了一种营销话术。作为工程师或技术爱好者我们的任务就是拨开数字的迷雾去理解背后真正的技术内涵——晶体管密度、性能提升、功耗控制以及那些激动人心的新材料与新结构。只有这样我们才能不被宣传所迷惑真正看懂芯片技术那波澜壮阔的演进历程。所以下次再讨论工艺时不妨先问一句“咱们聊聊晶体管密度和PPA怎么样”