1. DRAM读取干扰与PuDHammer概述现代计算系统中DRAM动态随机存取存储器作为主存储器承担着数据存储的关键角色。随着工艺节点不断微缩DRAM单元间的物理间距持续减小这使得单元间的电磁干扰问题日益突出。读取干扰现象指的是当频繁访问某个DRAM行称为攻击行时会导致相邻行称为受害行存储的数据发生非预期的位翻转bitflips。这种现象最早在RowHammer攻击中被系统性地利用而随着内存计算技术的发展新的干扰模式正在显现。Processing-using-DRAMPuD是一种新兴的内存计算范式它利用DRAM阵列内部的并行性和带宽来执行大规模数据并行操作。PuD操作的核心技术之一是多行激活Multiple-Row Activation包括连续多行激活CoMRA和同步多行激活SiMRA两种模式。与传统单行访问模式不同多行激活会同时或快速连续地激活多个DRAM行这种访问模式对DRAM单元的电学特性产生了前所未有的影响。2. PuDHammer的实验发现2.1 实验设置与方法论研究团队使用基于FPGA的DRAM Bender测试平台对来自四大DRAM制造商的316块商用DDR4芯片进行了系统性测试。为确保实验结果的准确性测试中采取了以下关键措施禁用DRAM的自动刷新机制以排除目标行刷新TRR等内置防护机制的干扰严格控制测试时间窗口确保在刷新周期tREFW内完成所有测试验证测试模块未启用任何形式的ECC纠错功能使用温度控制系统维持稳定的测试环境50°C至80°C测试指标采用首次位翻转所需最小锤击次数HCfirst通过二分搜索算法精确测定。对于每个测试参数组合都进行了五次重复测量并取最小值作为最终结果。2.2 多行激活对读取干扰的放大效应实验结果显示多行激活显著加剧了DRAM的读取干扰漏洞连续多行激活CoMRA与传统的RowHammer相比CoMRA使得首次位翻转所需的锤击次数降低了13.98倍SK Hynix芯片至1.58倍Nanya芯片不等。在双面攻击模式下99%的测试行都表现出更低的HCfirst值。同步多行激活SiMRA效果更为显著最大可降低HCfirst达158.58倍。这种模式下数据模式和行开启时间tAggON对干扰效果影响巨大可导致HCfirst变化达270.27倍。组合攻击模式当RowHammer与PuDHammer结合使用时效果比单独使用RowHammer更显著。实验发现RowHammerCoMRASiMRA的组合模式能使平均HCfirst降低1.66倍。2.3 影响因素分析多种操作条件和参数会影响PuDHammer的效果温度效应多数情况下温度升高会加剧干扰效应。例如在SK Hynix芯片中温度从50°C升至80°C时最低HCfirst降低了3.45倍。但有趣的是Micron芯片表现出相反趋势。数据模式棋盘格模式0x55/0xAA通常最有效但某些情况下也存在例外。例如在Samsung芯片中0x55模式的平均HCfirst比0x00模式低1.24倍。时序参数PRE到ACT dst的延迟时间显著影响干扰效果。延迟从7.5ns增加到12ns时HCfirst可增加3.10倍SK Hynix芯片。空间分布受害行在子阵列中的物理位置会影响其脆弱性。在Micron芯片中不同位置的HCfirst差异可达2.25倍。3. PuDHammer的安全影响3.1 对现有防护机制的绕过研究团队特别测试了PuDHammer对目标行刷新TRR机制的绕过能力。在一个测试的SK Hynix DDR4模块中CoMRA和SiMRA都能有效绕过TRR防护SiMRA诱导的位翻转数量是RowHammer的11340倍CoMRA诱导的位翻转数量是RowHammer的1.10倍这种绕过能力使得现有的内存隔离保障机制面临严峻挑战可能被利用来实施新型攻击。3.2 潜在攻击场景基于PuDHammer的特性攻击者可能构建以下攻击向量特权提升通过精心构造的多行访问模式攻击者可能翻转关键内存页的权限位沙箱逃逸打破浏览器或虚拟机等隔离环境的内存保护持久性攻击针对非易失性内存系统造成持久性的数据损坏4. 缓解方案与性能权衡4.1 硬件级对策研究提出了三种硬件级缓解方案增强的TRR机制改进现有目标行刷新算法考虑多行激活模式的特征电荷平衡设计在DRAM单元设计中引入补偿机制抵消多行激活带来的电荷干扰访问模式监控在内存控制器中集成多行激活检测电路4.2 PRAC方案的适配与评估研究团队评估了行业标准的行激活计数PRAC方案对PuDHammer的防护效果。测试结果显示适配后的PRAC能有效检测和预防PuDHammer攻击但会带来显著性能开销在60个五核多程序工作负载测试中平均性能下降达48.26%开销主要来自频繁的行激活计数操作和预防性刷新5. 未来研究方向基于本次研究发现未来工作可关注以下方向器件级机理研究深入探究多行激活导致电荷迁移的物理机制新型防护架构设计专为PuD优化的内存安全架构系统级协同设计开发能感知安全约束的PuD编程模型和运行时系统工艺改进从制造工艺角度增强DRAM单元的抗干扰能力在实际系统设计中工程师需要权衡PuD带来的性能优势与其引入的安全风险。对于安全性要求高的应用场景建议采用保守的PuD操作策略或者结合硬件防护与软件检测的综合方案。